用8HZ的clk、0.5HZ的clken、clr、lock生成测频时序控制模块

根据您的需求，我可以提供以下Verilog代码实现测频时序控制模块：

module freq_counter_control(
    input clk, // 8HZ时钟
    input clken, // 0.5HZ时钟
    input clr, // 清零信号
    output reg lock // 锁存信号
);

reg [1:0] state; // 状态寄存器

parameter IDLE = 2'b00; // 空闲状态
parameter COUNT = 2'b01; // 计数状态
parameter LOCK = 2'b10; // 锁存状态

always @(posedge clk) begin
    if(clr) begin
        state <= IDLE; // 清零状态寄存器
        lock <= 0; // 清零锁存信号
    end
    else begin
        case(state)
            IDLE: begin
                if(clken) begin
                    state <= COUNT; // 进入计数状态
                end
            end
            COUNT: begin
                if(!clken) begin
                    state <= LOCK; // 进入锁存状态
                end
            end
            LOCK: begin
                lock <= 1; // 锁存计数值
                state <= IDLE; // 回到空闲状态
            end
            default: begin
                state <= IDLE; // 默认回到空闲状态
                lock <= 0; // 清零锁存信号
            end
        endcase
    end
end

endmodule

该模块通过使用状态机的方式实现了对于输入时钟和计数时钟的控制，并且在计数完成后锁存计数值并产生锁存信号。其中，由于计数时钟为0.5HZ，因此在计数状态下，只有当计数时钟为0时才进入锁存状态。另外，在输入清零信号时，该模块会清零状态寄存器和锁存信号。