同步复位的d触发器的源代码和测试代码

同步复位的D触发器是一种常见的数字电路元件，它具有一个数据输入端D、时钟输入端CLK和复位输入端R。当时钟信号CLK上升沿到来时，D触发器会将D端的输入值保存到内部的状态变量中，并在复位信号R为低电平时将状态变量清零。

下面是一个简单的同步复位的D触发器的源代码示例（使用Verilog语言）：

module d_ff_sync_reset (
  input wire D,
  input wire CLK,
  input wire R,
  output reg Q
);

  always @(posedge CLK or negedge R) begin
    if (R == 0) begin
      Q <= 0;  // 复位时将输出清零
    end else begin
      Q <= D;  // 非复位时将输入值保存到输出
    end
  end

endmodule

上述代码定义了一个名为d_ff_sync_reset的模块，该模块包含了一个同步复位的D触发器。输入端包括D、CLK和R，输出端为Q。在时钟上升沿到来时，根据复位信号R的状态，将输入D的值保存到输出Q中。

以下是一个简单的测试代码示例，用于验证同步复位的D触发器的功能：

module d_ff_sync_reset_test;

  reg D;
  reg CLK;
  reg R;
  wire Q;

  d_ff_sync_reset d_ff (
    .D(D),
    .CLK(CLK),
    .R(R),
    .Q(Q)
  );

  initial begin
    D = 0;
    CLK = 0;
    R = 1;

    #10;  // 等待一段时间

    D = 1;
    CLK = 1;

    #10;  // 等待一段时间

    D = 0;
    CLK = 0;

    #10;  // 等待一段时间

    R = 0;

    #10;  // 等待一段时间

    $finish;  // 结束仿真
  end

endmodule

上述测试代码中，首先初始化输入信号D、CLK和R的值，并等待一段时间。然后，通过改变输入信号的值和时钟信号的边沿来模拟触发器的工作过程。最后，通过调用$finish结束仿真。