Verilog 状态机 代码

以下是一个简单的Verilog状态机的示例代码：

module state_machine (
  input clk,
  input rst,
  input start,
  output reg [2:0] state
);

  localparam IDLE = 3'b000;
  localparam STATE1 = 3'b001;
  localparam STATE2 = 3'b010;
  localparam STATE3 = 3'b011;

  always @(posedge clk or posedge rst) begin
    if (rst) begin
      state <= IDLE;
    end else begin
      case (state)
        IDLE: begin
          if (start) begin
            state <= STATE1;
          end
        end
        STATE1: begin
          // State transition conditions and actions
          if (/* condition */) begin
            state <= STATE2;
          end else if (/* condition */) begin
            state <= STATE3;
          end
        end
        STATE2: begin
          // State transition conditions and actions
          if (/* condition */) begin
            state <= STATE1;
          end else if (/* condition */) begin
            state <= STATE3;
          end
        end
        STATE3: begin
          // State transition conditions and actions
          if (/* condition */) begin
            state <= STATE1;
          end else if (/* condition */) begin
            state <= STATE2;
          end
        end
      endcase
    end
  end

endmodule

上述示例代码中，定义了一个简单的3位状态机，包含了四个状态：IDLE、STATE1、STATE2和STATE3。时钟信号`clk`和复位信号`rst`用于控制状态机的操作。`start`信号被用作状态迁移条件之一，根据具体需求可以添加其他条件。

在`always @(posedge clk or posedge rst)`块中，根据当前状态`state`的值进行状态迁移操作。每个状态的具体操作和状态迁移条件可以根据实际需求进行定义和修改。

请注意，这只是一个简单的示例，实际的状态机设计可能更加复杂，并且具体的状态和迁移条件取决于您的应用需求。