axi master 非状态机verilog代码

下面是一个简单的 AXI Master 非状态机的 Ver 代码示例：

module axi(
  input wire clk,
  input wire rst,
  input wire [31:0] addr,
  input wr_en,
  input wire [31:0] wr_data,
  output reg [310] rd_data
);

  reg [1:0] state;
  reg [31:0] rd_data_reg;

  always @(posedge clk or posedge rst) begin
    if (rst) begin
      state <= 2'b00; // 初始化状态
    end else begin
      case(state)
        2'b00: begin
          if (wr_en) begin
            state <= 2'b01; // 写状态
          end else begin
            state <= 2'b10; // 读状态
          end
        end
        2'b01: begin
          // 发送写请求到 AXI 总线
          // 这里需要根据具体的 AXI 接口规范进行实现
          state <= 2'b00; // 返回到初始状态
        end
        2'b10: begin
          // 发送读请求到 AXI 总线
          // 这里需要根据具体的 AXI 接口规范进行实现
          state <= 2'b11; // 等待读数据返回状态
        end
        2'b11: begin
          // 从 AXI 总线接收读数据
          // 这里需要根据具体的 AXI 接口规范进行实现
          rd_data_reg <= received_data;
          state <= 2'b00; // 返回到初始状态
        end
      endcase
    end
  end

  assign rd_data = rd_data_reg;

endmodule

这只是一个简单的示例，具体的实现要根据使用的 AXI 接口规范来进行调整。在实际设计中，你需要根据自己的需求和具体的 AXI Master 设备进行相应的修改和调试。