分频器verilog实现

以下是一个简单的Verilog分频器实现的例子：

module clk_divider(
    input clk,
    input rst_n,
    output reg clk_out
);

parameter N = 2; // 分频系数

reg [log2(N)-1:0] cnt;

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        cnt <= 0;
        clk_out <= 0;
    end else begin
        if (cnt == N-1) begin
            cnt <= 0;
            clk_out <= ~clk_out;
        end else begin
            cnt <= cnt + 1;
        end
    end
end

endmodule

这个分频器可以将输入时钟`clk`分频为`N`分之一，并输出到`clk_out`。其中，`rst_n`是一个异步复位信号，当`rst_n`为低电平时，分频器会将计数器清零并将输出置为低电平。