分频器verilog

以下是一个简单的分频器 Verilog 代码实现：

module freq_divider(
  input clk,
  input reset,
  output reg out
);

reg [7:0] count = 8'h00;

always @(posedge clk or posedge reset) begin
  if (reset) begin
    count <= 8'h00;
    out <= 1'b0;
  end else begin
    count <= count + 1;
    if (count == 8'hFF) begin
      count <= 8'h00;
      out <= ~out;
    end
  end
end

endmodule

该代码通过计数器 count 实现对输入时钟信号 clk 的分频。当计数器 count 达到设定的阈值（在上面的代码中是 0xFF）时，输出信号 out 取反。同时，当输入复位信号 reset 为高电平时，计数器和输出信号都将被重置。