verilog 敏感列表
时间: 2023-10-16 20:01:37 浏览: 59
在Verilog中,敏感列表(Sensitive List)用于指定always块所监控的输入信号。敏感列表可以是电平敏感列表或时序敏感列表。电平敏感列表是较早的Verilog标准中使用的,包含一组电平敏感信号名称,当其中任何一个信号的值发生变化时,always块会被触发执行。时序敏感列表是较新的Verilog标准中引入的,包含时钟信号和可选的上升沿或下降沿标识,当时钟信号的上升沿或下降沿到达时,always块才会被触发执行。\[1\]敏感列表的完整性对综合没有影响,综合器只关注敏感列表中的信号类型(边沿触发或电平触发),而不关注敏感列表中的具体内容。\[2\]\[3\]
#### 引用[.reference_title]
- *1* *2* [sv,verilog](https://blog.csdn.net/SWTSWT520/article/details/129924507)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control,239^v3^insert_chatgpt"}} ] [.reference_item]
- *3* [verilog小细节](https://blog.csdn.net/ONEFPGA/article/details/125236308)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control,239^v3^insert_chatgpt"}} ] [.reference_item]
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