Verilog case

Verilog中的case语句是一种控制结构，用于根据输入值执行不同的操作。它类似于C语言中的switch语句。

下面是一个简单的Verilog case语句的示例：

module example(input [1:0] sel, output reg [3:0] out);
  always @(sel) begin
    case(sel)
      2'b00: out = 4'b0000;
      2'b01: out = 4'b0001;
      2'b10: out = 4'b0010;
      2'b11: out = 4'b0011;
      default: out = 4'bXXXX;
    endcase
  end
endmodule

在这个例子中，输入sel是一个2位二进制数字，输出out是一个4位二进制数字。根据输入sel的值，case语句将out赋值为不同的值。如果输入sel的值与任何一个case标签都不匹配，则执行default标签。

请注意，case语句是一个阻塞式的结构，它会在每次输入sel发生变化时执行。在这个例子中，always块的敏感列表包括sel，因此当输入sel发生变化时，case语句将重新执行，并根据新的输入sel值更新输出out。