system verilog case endcase 用法

在SystemVerilog中，`case`语句用于多路分支选择，`endcase`用于结束`case`语句。`case`语句根据表达式的值选择执行不同的代码块。`case`语句有几种形式，包括`case`、`casex`和`casez`。以下是`case`语句的基本用法：

module case_example (
    input [1:0] sel,
    input a,
    input b,
    input c,
    input d,
    output reg out
);

always @(*) begin
    case (sel)
        2'b00: out = a;
        2'b01: out = b;
        2'b10: out = c;
        2'b11: out = d;
        default: out = 1'b0; // 默认情况
    endcase
end

endmodule

在这个例子中，`sel`是一个2位的选择信号，根据`sel`的值，`out`会被赋值为`a`、`b`、`c`或`d`。如果`sel`的值不在0到3之间，`out`会被赋值为0。

`case`语句的基本语法如下：

case (expression)
    case_item1: begin
        // 代码块1
    end
    case_item2: begin
        // 代码块2
    end
    ...
    default: begin
        // 默认代码块
    end
endcase