system verilog case用法举例

SystemVerilog中的`case`语句是一种控制结构，用于根据给定条件选择并执行相应的块。它通常用于处理多种可能性的情况。下面是一个简单的`case`用法的例子：

module example(
  input wire [7:0] selector, // 选择信号
  input wire enable,          // 控制开关
  output reg [7:0] result   // 结果存储
);

always @(posedge clk) begin  // 在时钟上升沿操作
  if (enable) begin        // 只有当enable为高时才执行case
    case (selector)
      4'b0000: result = 8'h0;     // 当selector为0x0时，result设为0
      4'b0001: result = 8'h1;     // 当selector为0x1时，result设为1
      4'b0010: result = 8'h2;     // ...
      default: result = 8'hFF;     // 其他情况，结果设为最大值
    endcase
  end
end