verilog initial语句

Verilog中的initial语句是一种特殊的语句，用于在模拟开始时执行一次性的初始化操作。语法格式如下:

initial begin
// initialization code
end

在initial语句块中可以进行各种操作，如赋值、调用子程序等。在模拟开始时，系统会自动执行initial语句块中的代码。

注意：initial语句只会在模拟开始时执行一次，如果需要多次执行初始化操作，需要使用always语句。