用verilog语言实现取指电路的设计，输出为addr ，输入为Z，B，B_addr，Reset,Clock，如果Z和B与操作后为0，则选择pc加4作为下一条指令地址，否则选择pc加4加左移两位之后的B_addr作为下一条地址

好的，以下是根据您的要求编写的 Verilog HDL 代码：

module fetch_instruction(
    input wire Z,
    input wire [31:0] B,
    input wire [31:0] B_addr,
    input wire Reset,
    input wire Clock,
    output reg [31:0] addr
);

reg [31:0] pc;

always @(posedge Clock) begin
    if (Reset) begin
        pc <= 32'h0000_0000;
    end else begin
        if (Z & (B == 32'h0000_0000)) begin
            pc <= pc + 32'h0000_0004;
        end else begin
            pc <= pc + 32'h0000_0004 + (B_addr << 2);
        end
    end
end

assign addr = pc;

endmodule

该代码使用了时序逻辑，根据时钟上升沿更新程序计数器（pc）的值。当复位信号（Reset）为高电平时，程序计数器被重置为 0。否则，程序计数器的值更新为下一条指令的地址。根据您的要求，如果 Z 和 B 的逻辑与操作的结果为 0，则选择 pc 加 4 作为下一条指令的地址；否则，选择 pc 加 4 加上左移两个位置的 B_addr 作为下一条指令的地址。

输出信号 addr 为程序计数器的值，即下一条指令的地址。

希望这个代码对您有所帮助！