请帮我用verilog语言写出中断优先级排队电路的设计

好的，这里是一个简单的中断优先级排队电路的设计示例：

module interrupt_queue (
  input clk,
  input [3:0] interrupt_priority,
  input [3:0] interrupt_enable,
  input reset,
  output [3:0] interrupt_acknowledged
);

reg [3:0] queue [0:15];
reg [3:0] head;
reg [3:0] tail;

always @(posedge clk) begin
  if (reset) begin
    head <= 4'b0000;
    tail <= 4'b0000;
    for (int i = 0; i < 16; i = i + 1) begin
      queue[i] <= 4'b0000;
    end
  end else if (interrupt_enable != 4'b0000) begin
    queue[tail] <= interrupt_priority;
    tail <= tail + 1;
    if (tail == 4'b10000) begin
      tail <= 4'b0000;
    end
    if (head == tail) begin
      head <= head + 1;
      if (head == 4'b10000) begin
        head <= 4'b0000;
      end
    end
  end
end

assign interrupt_acknowledged = queue[head];

endmodule

这个设计包括一个 4 位的中断优先级输入 `interrupt_priority`，一个 4 位的中断使能输入 `interrupt_enable`，一个时钟输入 `clk`，一个复位输入 `reset`，和一个 4 位的中断确认输出 `interrupt_acknowledged`。当 `interrupt_enable` 的某一位为 1 时，表示对应的中断被触发，此时将对应的 `interrupt_priority` 值存入队列中。队列使用环形缓冲区实现，当队列满时，新的中断将覆盖队列头上的中断。中断确认输出为队列头上的中断优先级。