verilog数字时钟

以下是一个简单的 Verilog 数字时钟的例子：

module digital_clock (
    input clk, rst,
    output reg [3:0] hour, min, sec
);

reg [27:0] counter = 0;

always @(posedge clk or posedge rst) begin
    if(rst) begin
        counter <= 0;
        hour <= 4'b0;
        min <= 4'b0;
        sec <= 4'b0;
    end
    else begin
        counter <= counter + 1;
        if(counter == 28'd99999999) begin
            counter <= 0;
            if(sec == 4'd9) begin
                sec <= 4'b0;
                if(min == 4'd9) begin
                    min <= 4'b0;
                    if(hour == 4'd9) begin
                        hour <= 4'b0;
                    end
                    else begin
                        hour <= hour + 1;
                    end
                end
                else begin
                    min <= min + 1;
                end
            end
            else begin
                sec <= sec + 1;
            end
        end
    end
end

endmodule

该模块接受时钟信号 `clk` 和复位信号 `rst`，并输出当前的小时数 `hour`、分钟数 `min` 和秒数 `sec`。使用一个计数器 `counter` 来计算时钟的时间，每当计数器的值到达 99999999 时，就将秒数加 1，如果秒数超过 9，则将秒数重置为 0 并将分钟数加 1，如果分钟数超过 9，则将分钟数重置为 0 并将小时数加 1，如果小时数超过 9，则将小时数重置为 0。

请注意，该代码只是一个简单的示例，实际上，数字时钟还需要考虑更多的功能，例如显示当前时间和设置闹钟等。