给出三输入三输出真值表，写一段用到CASE语句的VHDL语言

下面是一个三输入三输出的真值表：

| A | B | C | X | Y | Z |
|---|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 1 | 1 |
| 0 | 0 | 1 | 1 | 0 | 1 |
| 0 | 1 | 0 | 1 | 1 | 0 |
| 0 | 1 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 | 1 |
| 1 | 0 | 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 | 0 |

下面是一个使用CASE语句的VHDL代码示例：

entity example is 
  port (
    A, B, C: in std_logic;
    X, Y, Z: out std_logic
  );
end entity example;

architecture example_arch of example is
begin
  process (A, B, C)
  begin
    case (A & B & C) is
      when "000" =>
        X <= '0';
        Y <= '1';
        Z <= '1';
      when "001" =>
        X <= '1';
        Y <= '0';
        Z <= '1';
      when "010" =>
        X <= '1';
        Y <= '1';
        Z <= '0';
      when "011" =>
        X <= '0';
        Y <= '0';
        Z <= '1';
      when "100" =>
        X <= '1';
        Y <= '0';
        Z <= '1';
      when "101" =>
        X <= '0';
        Y <= '1';
        Z <= '0';
      when "110" =>
        X <= '0';
        Y <= '0';
        Z <= '1';
      when "111" =>
        X <= '1';
        Y <= '1';
        Z <= '0';
      when others =>
        X <= '0';
        Y <= '0';
        Z <= '0';
    end case;
  end process;
end architecture example_arch;

上述代码中，我们使用了一个VHDL的process块来实现对输入信号的处理。在process块中，我们使用了一个CASE语句来根据输入信号的不同值，分别给输出信号赋不同的值。当输入信号的值为"000"、"001"、"010"、"011"、"100"、"101"、"110"、"111"时，分别执行不同的语句块。当输入信号的值不在这些情况之内时，我们将输出信号都赋值为'0'。