gated-scnn: gated shape cnns for semantic segmentation
时间: 2023-05-01 13:07:12 浏览: 94
gated-scnn指的是一种应用于语义分割的门控形状卷积神经网络。它可以更准确地预测图像的像素级别标签,同时还能解决模型在处理多尺度边界细节时出现的问题。其门控机制可以使模型更好地适应不同形状的对象,并在处理背景噪声时提高模型的准确性。
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module mppcs_block_enc #( parameter DW = 32, /// max. data width parameter HW = 4, /// max. header width parameter ND = 16 /// max. data per block ) ( /// ingress data interface input logic block_start, /// block synchronization signal input logic [HW-1:0] header_in, /// block header input logic [DW-1:0] data_in, /// ingress data before header insertion input logic in_valid, /// ingress flow control output logic in_ready, /// ingress flow control /// egress data interface output logic [DW-1:0] data_out, /// egress data after header insertion output logic out_valid, /// egress flow control input logic out_ready, /// egress flow control /// control options input [$clog2(DW)-1:0] msb_data, /// number of data bits - 1 input [$clog2(HW)-1:0] msb_header, /// number of header bits - 1 input [$clog2(ND)-1:0] msb_num_data, /// number of data per block - 1 output logic sync_track, /// block synchronization tracking signal input logic sync_mode, /// 0: use block_start, 1: use sync_track input logic enable, /// 0: clock-gated, 1: mission mode input logic bypass, /// 1: data pass-through without header insertion /// clock & reset input clk, input rst );
这段代码中的参数 DW、HW 和 ND 分别代表数据的最大宽度、头部的最大宽度和每个块中数据的最大数量。模块包含 ingress 和 egress 数据接口,其中 ingress 数据接口包括了用于同步块的 block_start 信号、块头部的 header_in 信号、未插入头部的 ingress 数据 data_in 信号、ingress 控制信号 in_valid 和 in_ready。egress 数据接口包括了插入头部后的 egress 数据 data_out 信号、egress 控制信号 out_valid 和 out_ready。控制选项包括了数据位数 msb_data、头部位数 msb_header、每块数据的数量 msb_num_data 和同步跟踪信号 sync_track。同时,还包括了使能和绕过选项 enable 和 bypass,以及时钟和复位输入 clk 和 rst。
module mppcs_block_dec #( parameter DW = 32, /// max. data width parameter HW = 4, /// max. header width parameter ND = 16 /// max. number of data per block ) ( /// ingress data interface input logic [DW-1:0] data_in, /// ingress data before header extraction input logic in_valid, /// ingress flow control output logic in_ready, /// ingress flow control /// egress data interface output logic block_start, /// block synchronization output logic [HW-1:0] header_out, /// block header output logic [DW-1:0] data_out, /// egress data after header extraction output logic out_valid, /// egress flow control input logic out_ready, /// egress flow control /// control options input [$clog2(DW)-1:0] msb_data, /// number of data bits - 1 input [$clog2(HW)-1:0] msb_header, /// number of header bits - 1 input [$clog2(ND)-1:0] msb_num_data, /// number of data per block - 1 output logic sync_track, /// block sync tracking signal input logic sync_mode, /// 0: use external sync directly, 1 : use internal sync after assertion of external sync input logic [3:0] sync_offset, /// offset between sync and block start signal input logic sync_start, /// external sync input logic enable, /// 0: clock-gated, 1: mission mode input logic bypass, /// 1: data pass-through without header insertion /// clock & reset input clk, input rst );
这是一个Verilog HDL代码模块,实现了一个带有数据和头部的块解码器。它的作用是从数据流中提取出块,并将数据和头部分别输出。模块中包含了许多参数,如最大数据宽度DW、最大头部宽度HW、每个块中的最大数据数目ND等。模块的输入包括数据流、数据有效信号、流控制信号等;输出包括块同步信号、头部、数据、数据有效信号等。此外,还包括一些控制选项,如数据位数、头部位数、每个块中数据的数量等。模块还包括时钟和复位信号。