Verilog中怎么add sourse使新增模块在顶层模块之下而不是并列

在Verilog中，如果你想要添加一个新的模块作为现有顶层模块（top-level module）的组成部分而非并列存在，通常你会采用以下步骤：

1. **创建子模块（Child Module）**:
首先，为新模块创建一个单独的`.v`文件，例如`new_module.v`，并在其中定义这个模块：

   module new_module; ... endmodule

2. **在顶层模块中包含（Include）子模块**:
在顶层模块的`.v`文件（如`top_level.v`），使用`include`指令将子模块引入，将其嵌入到顶层结构中：

   module top_level_module;
     include "new_module.v"; // 引入新模块
     // 其他顶级模块的组件...
   endmodule

这样，`new_module`就会成为`top_level_module`的一个内部部分，而不是平行存在的。

3. **实例化子模块**:
如果你需要实例化子模块，可以在`top_level_module`内创建它的实例：

   top_level_module u_top (
     .input_a(input_a),
     .output_b(output_b)
   );
     new_module u_new(); // 实例化子模块
   endmodule

4. **连接端口**:
确保在顶层模块和子模块之间正确地连接信号或数据流。