构建一个可控RS触发器在R,S端添加数字激励源，CP控制信号端由LOGICSTATE进行仿真。可以给激励端和输出端添加逻辑探针，观察逻辑探针变化情况。在实验结果部分说明可控RS触发器特点。

可控RS触发器是一种基本的存储器元件，由两个交叉耦合的反相器组成。它可以实现数据的存储和传输，并且具有可控的复位和置位功能。在这里，我们使用Verilog HDL语言来描述可控RS触发器的电路实现。

首先，需要定义模块的输入输出端口及内部信号。以下是一个简单的Verilog代码示例：

module c_rs_trigger(
    input R, S, CP,
    output Q, Q_bar
);

reg Q, Q_bar;

always @(posedge CP) begin
    if (R == 1 && S == 0) begin
        Q <= 0;
        Q_bar <= 1;
    end else if (R == 0 && S == 1) begin
        Q <= 1;
        Q_bar <= 0;
    end else if (R == 0 && S == 0) begin
        Q <= Q;
        Q_bar <= Q_bar;
    end else begin
        Q <= Q;
        Q_bar <= Q_bar;
    end
end

endmodule

在这个代码中，我们定义了三个输入端口 R、S 和 CP，以及两个输出端口 Q 和 Q_bar。CP 是控制信号端，用于触发器的时钟控制。Q 和 Q_bar 是可控RS触发器的输出端口，其中 Q 和 Q_bar 互为反相输出。

在 always 块中，使用了一个带有 posedge 关键字的条件语句，表示当时钟信号 CP 上升沿到来时，执行以下代码。根据 R 和 S 的输入值，分别实现了置位、复位和保持状态的功能，并且当 R 和 S 同时为 1 时，保持上一状态不变。

为了观察逻辑探针变化情况，我们可以在模块内部添加逻辑探针。以下是修改后的代码：

module c_rs_trigger(
    input R, S, CP,
    output Q, Q_bar
);

reg Q, Q_bar;
wire probe_Q, probe_Q_bar;

always @(posedge CP) begin
    if (R == 1 && S == 0) begin
        Q <= 0;
        Q_bar <= 1;
    end else if (R == 0 && S == 1) begin
        Q <= 1;
        Q_bar <= 0;
    end else if (R == 0 && S == 0) begin
        Q <= Q;
        Q_bar <= Q_bar;
    end else begin
        Q <= Q;
        Q_bar <= Q_bar;
    end
end

assign probe_Q = Q;
assign probe_Q_bar = Q_bar;

endmodule

在这个代码中，我们添加了两个 wire 类型的逻辑探针 probe_Q 和 probe_Q_bar，并使用 assign 语句将 Q 和 Q_bar 的值赋给它们。这样，我们就可以在仿真过程中观察逻辑探针的变化情况，进一步验证可控RS触发器的正确性。

在实验结果部分，我们可以通过仿真波形图观察逻辑探针的变化情况，以及 Q 和 Q_bar 的输出状态。可控RS触发器的特点是可以实现数据的存储和传输，并且具有可控的复位和置位功能。这种触发器常用于数字电路中，如计数器、分频器等电路的设计中。