用verilog代码写一个rs触发器

下面是一个简单的Verilog代码实现一个RS触发器：

module rs_trigger(
    input r,
    input s,
    output reg q,
    output reg qbar
);

always @(r, s) begin
    if (r == 1 && s == 0) begin
        q = 0;
        qbar = 1;
    end
    else if (r == 0 && s == 1) begin
        q = 1;
        qbar = 0;
    end
    else if (r == 0 && s == 0) begin
        // Hold state
    end
    else begin // r == 1 && s == 1
        // Invalid state
        $display("Invalid state: r=%b, s=%b", r, s);
    end
end

endmodule

在这个代码中，我们定义了一个RS触发器，它有两个输入（r和s）和两个输出（q和qbar）。当输入变化时，always块中的逻辑将被执行。如果输入为（1，0），则触发器复位为0。如果输入为（0，1），则触发器设置为1。如果输入为（0，0），则保持当前状态。如果输入为（1，1），则状态无效，并输出一条错误消息。

需要注意的是，这个代码是一种简单的实现方式，如果需要用于实际硬件设计中，需要考虑时序和时序分析等因素。