verilog如何给变量赋值

Verilog 给变量赋值有以下几种方法：

1. 初始化赋值

可以在声明变量时直接赋初值，例如：

reg [7:0] data = 8'b10101010;

2. 非阻塞赋值

使用“<=”运算符进行非阻塞赋值，例如：

always @ (posedge clk)
    data <= input;

3. 阻塞赋值

使用“=”运算符进行阻塞赋值，例如：

always @ (posedge clk)
    begin
        data = input;
        //其他代码
    end

需要注意的是，阻塞赋值会按顺序执行，而非阻塞赋值是并发执行的。因此，在设计时需要根据需要选择使用哪种赋值方式。