用Verilog语言设计一个三态门，写出在Vivado开发环境中所需的源代码以及对应的仿真文件代码。

在Verilog HDL中，三态门(Tri-state Buffer)通常用于允许数据从一个模块传输到另一个模块，而不会对它们之间的总线造成驱动冲突。下面是一个基本的三态门实现示例：

module tri_state_gate (
    input wire clk,
    input wire [1:0] data_in, // 输入数据
    output reg [1:0] data_out, // 输出数据
    input wire en, // 控制信号，高电平有效
    output wire z // 三态输出控制
);

// 当en为1时，启用输出
always @(posedge clk or posedge reset) begin
    if (~reset) begin
        data_out <= 2'b00; // 置零状态
    end else if (en) begin
        case(data_in)
            2'b00: data_out <= 2'b00; // 高阻态（Z）
            2'b01: data_out <= 2'b01; // 正常输出（低阻）
            2'b10: data_out <= 2'b10; // 正常输出（低阻）
            default: data_out <= 2'bxx; // 其他输入视为无效
        endcase
    end
end

endmodule

在这个代码中，`clk`是时钟信号，`data_in`是输入数据，`data_out`是带三态控制的数据输出，`en`是使能信号，当`en=1`时，可以控制输出是正常驱动(`z`=0)还是高阻态(`z`=1)。

在Vivado开发环境中，你需要创建一个新的工程，并将上述代码放入“Sources”部分。然后添加并配置相应的仿真设置，例如波形查看、时序分析等。对于仿真文件代码，你可能会使用Vivado的Simulator工具或者第三方工具如ModelSim，编写包含时钟周期触发的仿真脚本。具体步骤会因环境和个人喜好有所不同，但基本流程是设置初始条件，发送输入信号，观察输出变化。