vhdl四位全加器

下面是 VHDL 代码实现一个四位全加器：

library ieee;
use ieee.std_logic_1164.all;

entity four_bit_adder is
    port(a, b: in std_logic_vector(3 downto 0);
         cin: in std_logic;
         sum: out std_logic_vector(3 downto 0);
         cout: out std_logic);
end four_bit_adder;

architecture Behavioral of four_bit_adder is

    component full_adder
        port(a, b, cin: in std_logic;
             sum, cout: out std_logic);
    end component;

    signal s1, s2, s3: std_logic;
begin

    fa0: full_adder port map(a(0), b(0), cin, sum(0), s1);
    fa1: full_adder port map(a(1), b(1), s1, sum(1), s2);
    fa2: full_adder port map(a(2), b(2), s2, sum(2), s3);
    fa3: full_adder port map(a(3), b(3), s3, sum(3), cout);

end Behavioral;

这个四位全加器是使用 4 个全加器组成，每个全加器都是一个独立的模块。该模块的端口包括两个四位二进制数 `a` 和 `b`，一个进位标志 `cin`，一个四位输出和 `sum`，以及一个进位输出 `cout`。