verilog组合逻辑下，reg = reg会出现什么问题

在Verilog中，连续赋值（continuous assignment）使用“assign”关键字表示，其目的是将一个表达式的值赋值给一个信号，这种赋值方式只能用于组合逻辑电路中，不能用于时序逻辑电路中。而在组合逻辑电路中，使用“=”赋值是不合法的。

因此，如果在Verilog组合逻辑下使用reg = reg的形式进行连续赋值，可能会导致以下问题：

1. 无限循环：由于在组合逻辑电路中，每个寄存器的值都是同时计算的，所以当一个寄存器的值被赋值为自身时，可能会导致无限循环，从而使电路无法正常工作。

2. 矛盾赋值：如果在一个电路中，多个信号的值被赋值为自身，那么会导致矛盾赋值，从而使电路的输出结果不可预测。

因此，在Verilog组合逻辑下，应该使用逻辑操作符（如“&”、“|”、“~”等）来计算信号的值，而不是使用“=”赋值。