verilog实现3-8译码器

下面是使用 Verilog 实现的 3-8 译码器的代码：

module decoder_3to8(
    input [2:0] in,
    output reg [7:0] out
);

always @*
    case (in)
        3'b000: out = 8'b00000001;
        3'b001: out = 8'b00000010;
        3'b010: out = 8'b00000100;
        3'b011: out = 8'b00001000;
        3'b100: out = 8'b00010000;
        3'b101: out = 8'b00100000;
        3'b110: out = 8'b01000000;
        3'b111: out = 8'b10000000;
        default: out = 8'b00000000;
    endcase

endmodule

这个 3-8 译码器具有一个 3 位输入 `(in)` 和一个 8 位输出 `(out)`。当输入为 `000` 时，输出的最低位为 1，其余位均为 0；当输入为 `001` 时，输出的次低位为 1，其余位均为 0；以此类推，直到当输入为 `111` 时，输出的最高位为 1，其余位均为 0。如果输入不是以上任何一种情况，则输出全为 0。