四路抢答器verilog

以下是一个简单的四路抢答器的 Verilog 代码，它可以实现四个输入端口之间的抢答。

module four_way_arbiter(
  input [3:0] request,
  input clk,
  output reg grant
);

reg [3:0] priority;
reg [3:0] request_reg;

always @(posedge clk) begin
  // 维护请求的优先级
  if (request[0] && !grant) priority = 0;
  else if (request[1] && !grant) priority = 1;
  else if (request[2] && !grant) priority = 2;
  else if (request[3] && !grant) priority = 3;
  
  // 存储当前请求信号
  request_reg <= request;
  
  // 根据优先级确定哪个请求被授权
  case(priority)
    0: grant <= request_reg[0];
    1: grant <= request_reg[1];
    2: grant <= request_reg[2];
    3: grant <= request_reg[3];
    default: grant <= 0;
  endcase
end

endmodule

该模块包含四个输入端口 `request`，用于表示四个外部信号的请求，一个时钟输入 `clk`，以及一个输出端口 `grant`，用于表示哪个请求被授权。在每个时钟上升沿时，模块维护当前请求的优先级，并根据优先级确定哪个请求被授权。优先级是根据请求信号的顺序确定的，如果两个或多个请求同时出现，则较早的请求将具有更高的优先级。