现在需要对上面的项目加上拓展功能，包括设置初始分、秒的调时功能和半点、整点不同音乐报时

好的，我来为你更新Verilog代码，实现这些新功能。需要注意的是，这些新功能需要增加外部输入，以便于用户对数字时钟进行设置和控制。

module digital_clock(
    input clk, // 时钟信号
    input rst, // 复位信号
    input start, // 开始计时信号
    input pause, // 暂停计时信号
    input clear, // 清零信号
    input [3:0] init_minute, // 初始分钟设置
    input [3:0] init_second, // 初始秒钟设置
    input [1:0] music_mode, // 报时音乐模式，0表示不报时，1表示半点报时，2表示整点报时
    output reg [3:0] hour, // 小时部分
    output reg [3:0] minute, // 分钟部分
    output reg [3:0] second, // 秒钟部分
    output reg [7:0] speaker // 扬声器输出
);

reg [3:0] hour_reg; // 小时寄存器
reg [3:0] minute_reg; // 分钟寄存器
reg [3:0] second_reg; // 秒钟寄存器

reg [3:0] hour_count; // 小时计数器
reg [3:0] minute_count; // 分钟计数器
reg [3:0] second_count; // 秒钟计数器

wire start_count; // 计时使能信号
wire clear_count; // 计时清零信号

reg [3:0] init_minute_reg; // 初始分钟寄存器
reg [3:0] init_second_reg; // 初始秒钟寄存器

reg half_hour_flag; // 半小时标志
reg hour_flag; // 小时标志

reg [15:0] music_count; // 报时音乐计数器

// 报时音乐频率表
parameter [7:0] music_freq_list [0:3] = '{8'h00, 8'h0D, 8'h0A, 8'h08};

assign start_count = start & !pause;
assign clear_count = clear | rst;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        hour_reg <= 4'b0000;
        minute_reg <= 4'b0000;
        second_reg <= 4'b0000;
        
        hour_count <= 4'b0000;
        minute_count <= 4'b0000;
        second_count <= 4'b0000;
        
        init_minute_reg <= init_minute;
        init_second_reg <= init_second;
        
        half_hour_flag <= 1'b0;
        hour_flag <= 1'b0;
        
        music_count <= 16'h0000;
    end else if (clear_count) begin
        hour_reg <= 4'b0000;
        minute_reg <= 4'b0000;
        second_reg <= 4'b0000;
        
        hour_count <= 4'b0000;
        minute_count <= 4'b0000;
        second_count <= 4'b0000;
        
        init_minute_reg <= init_minute;
        init_second_reg <= init_second;
        
        half_hour_flag <= 1'b0;
        hour_flag <= 1'b0;
        
        music_count <= 16'h0000;
    end else if (start_count) begin
        if (second_count == 10) begin
            second_count <= 4'b0000;
            minute_count <= minute_count + 1;
        end else if (minute_count == 10) begin
            minute_count <= 4'b0000;
            hour_count <= hour_count + 1;
        end else if (hour_count == 10) begin
            hour_count <= 4'b0000;
        end else begin
            second_count <= second_count + 1;
        end
    end
    
    // 设置初始时间
    if (init_minute_reg != 4'b0000 || init_second_reg != 4'b0000) begin
        minute_reg <= init_minute_reg;
        second_reg <= init_second_reg;
        init_minute_reg <= 4'b0000;
        init_second_reg <= 4'b0000;
    end else begin
        minute_reg <= minute_count;
        second_reg <= second_count;
    end
    
    // 报时音乐
    if (music_mode != 2'b00) begin
        if (minute_reg == 4'b0000 && second_reg == 4'b0000) begin
            hour_flag <= 1'b1;
        end else if (minute_reg == 4'b0010 && second_reg == 4'b0000) begin
            half_hour_flag <= 1'b1;
        end else if (minute_reg != 4'b0000 || second_reg != 4'b0000) begin
            hour_flag <= 1'b0;
            half_hour_flag <= 1'b0;
        end
        
        if (hour_flag && music_mode == 2'b10) begin
            music_count <= music_count + 1;
            if (music_count == 16'h1000) begin
                music_count <= 16'h0000;
                speaker <= music_freq_list[3];
            end else if (music_count == 16'h0800) begin
                speaker <= music_freq_list[2];
            end else if (music_count == 16'h0400) begin
                speaker <= music_freq_list[1];
            end else if (music_count == 16'h0200) begin
                speaker <= music_freq_list[0];
            end else begin
                speaker <= 8'h00;
            end
        end else if (half_hour_flag && music_mode == 2'b01) begin
            music_count <= music_count + 1;
            if (music_count == 16'h1000) begin
                music_count <= 16'h0000;
                speaker <= music_freq_list[3];
            end else if (music_count == 16'h0800) begin
                speaker <= music_freq_list[2];
            end else if (music_count == 16'h0400) begin
                speaker <= music_freq_list[1];
            end else if (music_count == 16'h0200) begin
                speaker <= music_freq_list[0];
            end else begin
                speaker <= 8'h00;
            end
        end else begin
            music_count <= 16'h0000;
            speaker <= 8'h00;
        end
    end else begin
        speaker <= 8'h00;
    end
    
    hour_reg <= hour_count;
end

assign minute = minute_reg;
assign second = second_reg;

// 整点报时
always @(posedge clk or posedge rst) begin
    if (rst) begin
        hour <= 4'b0000;
    end else if (hour_count == 10) begin
        hour <= 4'b0000;
    end else begin
        hour <= hour_reg;
    end
    
    if (music_mode == 2'b10 && hour_count == 10 && minute_reg == 4'b0000 && second_reg == 4'b0000) begin
        music_count <= music_count + 1;
        if (music_count == 16'h1000) begin
            music_count <= 16'h0000;
            speaker <= music_freq_list[3];
        end else if (music_count == 16'h0800) begin
            speaker <= music_freq_list[2];
        end else if (music_count == 16'h0400) begin
            speaker <= music_freq_list[1];
        end else if (music_count == 16'h0200) begin
            speaker <= music_freq_list[0];
        end else begin
            speaker <= 8'h00;
        end
    end else if (music_mode == 2'b10 && hour_count == 10 && (minute_reg != 4'b0000 || second_reg != 4'b0000)) begin
        music_count <= 16'h0000;
        speaker <= 8'h00;
    end
end

endmodule

在代码中，我们增加了一些新的信号和寄存器，分别用于设置初始时间、报时音乐的控制等。同时，我们还使用了一个扬声器输出信号，用于输出报时音乐。

在时钟模块中，我们使用了小时标志和半小时标志，用于判断是否需要进行报时音乐的播放。当小时标志或半小时标志被设置时，表示当前时刻需要进行报时音乐。在报时音乐播放过程中，我们使用了计数器和频率表，以便于控制扬声器输出频率，从而实现不同的音乐效果。

最后，在整点报时部分，我们使用了一个单独的always块，用于控制整点报时的音乐播放。如果当前时刻为整点，并且音乐模式为整点报时模式，则将会播放整点报时音乐。

需要注意的是，这里的Verilog代码仅供参考，具体实现方式可能需要根据具体的硬件平台和需求进行调整。