verilog如何写状态机

在 Verilog 中，可以使用 `always` 块和 `case` 语句来实现状态机。下面是一个简单的例子：

module state_machine(input clk, rst, input [1:0] input_data, output reg [1:0] output_data);

    // 状态定义
    parameter IDLE = 2'b00;
    parameter STATE1 = 2'b01;
    parameter STATE2 = 2'b10;
    parameter STATE3 = 2'b11;
    
    // 定义当前状态和下一个状态
    reg [1:0] state, next_state;
    
    // 初始化当前状态为 IDLE 状态
    initial begin
        state = IDLE;
    end
    
    // 状态转移逻辑
    always @(posedge clk, posedge rst) begin
        if (rst) begin
            state <= IDLE;
        end else begin
            state <= next_state;
        end
    end
    
    // 状态操作逻辑
    always @(state, input_data) begin
        case (state)
            IDLE: begin
                // 状态1操作
                if (input_data == 2'b01) begin
                    next_state = STATE1;
                end else begin
                    next_state = IDLE;
                end
            end
            STATE1: begin
                // 状态2操作
                if (input_data == 2'b10) begin
                    next_state = STATE2;
                end else begin
                    next_state = IDLE;
                end
            end
            STATE2: begin
                // 状态3操作
                if (input_data == 2'b11) begin
                    next_state = STATE3;
                end else begin
                    next_state = IDLE;
                end
            end
            STATE3: begin
                // 状态4操作
                next_state = IDLE;
            end
            default: begin
                // 错误状态
                next_state = IDLE;
            end
        endcase
    end
    
    // 输出逻辑
    always @(state) begin
        case (state)
            IDLE: begin
                output_data = 2'b00;
            end
            STATE1: begin
                output_data = 2'b01;
            end
            STATE2: begin
                output_data = 2'b10;
            end
            STATE3: begin
                output_data = 2'b11;
            end
            default: begin
                output_data = 2'b00;
            end
        endcase
    end
    
endmodule

在这个例子中，我们定义了一个简单的状态机，包括四个状态：IDLE、STATE1、STATE2 和 STATE3。我们使用 `reg` 类型变量 `state` 和 `next_state` 分别表示当前状态和下一个状态，并在 `always` 块中实现状态转移逻辑。同时，我们使用 `case` 语句实现状态操作逻辑和输出逻辑，根据不同的状态进行不同的操作和输出。这个例子中的状态机是一个 Mealy 状态机，因为输出值取决于当前状态和输入值。如果你需要实现 Moore 状态机，那么只需要在 `always` 块中将输出逻辑从 `state` 改为 `next_state` 即可。