基于Verilog设计的万年历时钟程序和测试程序

以下是一个基于Verilog设计的万年历时钟程序和测试程序的简单示例：

// 万年历时钟程序

module calendar_clock (
    input clk, // 时钟信号
    input reset, // 复位信号
    output reg [3:0] year, // 年份
    output reg [3:0] month, // 月份
    output reg [4:0] day, // 日
    output reg [2:0] weekday // 星期几
);

reg [3:0] year_reg;
reg [3:0] month_reg;
reg [4:0] day_reg;
reg [2:0] weekday_reg;

// 时钟计数器
reg [27:0] counter;
always @(posedge clk or posedge reset) begin
    if (reset) begin
        counter <= 0;
        year_reg <= 0;
        month_reg <= 1;
        day_reg <= 1;
        weekday_reg <= 1;
    end else begin
        counter <= counter + 1;
        if (counter == 86400) begin // 每天的秒数
            counter <= 0;
            day_reg <= day_reg + 1;
            weekday_reg <= weekday_reg + 1;
            if (weekday_reg == 8) begin
                weekday_reg <= 1;
            end
            if (month_reg == 2) begin // 二月份
                if (((year_reg % 4 == 0) && (year_reg % 100 != 0)) || (year_reg % 400 == 0)) begin // 闰年
                    if (day_reg == 30) begin
                        day_reg <= 1;
                        month_reg <= month_reg + 1;
                    end
                end else begin
                    if (day_reg == 29) begin
                        day_reg <= 1;
                        month_reg <= month_reg + 1;
                    end
                end
            end else if ((month_reg == 4) || (month_reg == 6) || (month_reg == 9) || (month_reg == 11)) begin // 小月份
                if (day_reg == 31) begin
                    day_reg <= 1;
                    month_reg <= month_reg + 1;
                end
            end else begin // 大月份
                if (day_reg == 32) begin
                    day_reg <= 1;
                    month_reg <= month_reg + 1;
                end
            end
            if (month_reg == 13) begin
                month_reg <= 1;
                year_reg <= year_reg + 1;
            end
        end
    end
end

assign year = year_reg;
assign month = month_reg;
assign day = day_reg;
assign weekday = weekday_reg;

endmodule

// 测试程序

module calendar_clock_test;

reg clk;
reg reset;
wire [3:0] year;
wire [3:0] month;
wire [4:0] day;
wire [2:0] weekday;

calendar_clock dut (
    .clk(clk),
    .reset(reset),
    .year(year),
    .month(month),
    .day(day),
    .weekday(weekday)
);

initial begin
    clk <= 0;
    reset <= 1;
    #10 reset <= 0;
    #864000 $finish; // 10天的时间
end

always #5 clk <= ~clk;

endmodule

这个Verilog代码实现了一个万年历时钟程序，可以显示公历的年份、月份、日和星期几。它使用了一个时钟计数器来计算时间，并根据公历的规则更新日期和星期几。在测试程序中，时钟信号和复位信号被分别设置为5ns的周期和10ns的复位时间，然后等待10天后结束仿真。