reg [7:0] sec ; // 秒 reg [7:0] min ; // 分 reg [7:0] hour ; // 时 reg [7:0] day ; // 日 reg [7:0] mon ; // 月 reg [7:0] year ; // 年 wire [23:0] rtc_time ; // 时间，从低位到高位依次是秒、分、时，各8bit wire [23:0] rtc_date ; // 日期，从低位到高位依次是日、月、年，各8bit //wire define wire neg_sap ; main code assign neg_sap = (~key_dy0 & key_dy1); // 按键按下时，得到一个周期的高电平信号 assign rtc_time = {hour,min,sec}; assign rtc_date = {year,mon,day};将时 分 秒信号显示在串口上位机上的verilog代码版本13.10

以下是将时分秒信号显示在串口上位机上的Verilog代码：

module rtc_display (
  input clk,          // 时钟信号
  input [3:0] key,    // 按键信号
  input [7:0] sec,    // 秒
  input [7:0] min,    // 分
  input [7:0] hour,   // 时
  input [7:0] day,    // 日
  input [7:0] mon,    // 月
  input [7:0] year,   // 年
  output reg [7:0] uart_tx  // 串口输出信号
);

reg [7:0] sec_count = 0;  // 秒计数器
reg [7:0] min_count = 0;  // 分计数器
reg [7:0] hour_count = 0; // 时计数器
reg [1:0] display_mode = 0; // 显示模式，0表示显示秒，1表示显示分，2表示显示时

// 每秒钟触发一次计数器
always @(posedge clk) begin
  sec_count <= sec_count + 1;
  if (sec_count == 60) begin
    sec_count <= 0;
    min_count <= min_count + 1;
    if (min_count == 60) begin
      min_count <= 0;
      hour_count <= hour_count + 1;
      if (hour_count == 24) begin
        hour_count <= 0;
      end
    end
  end
end

// 根据显示模式选择显示的时间
always @(*) begin
  case (display_mode)
    2'b00: uart_tx <= sec_count;
    2'b01: uart_tx <= min_count;
    2'b10: uart_tx <= hour_count;
    default: uart_tx <= sec_count;
  endcase
end

// 按键切换显示模式
always @(posedge clk) begin
  if (key[0] == 1) begin
    display_mode <= display_mode + 1;
    if (display_mode == 3) begin
      display_mode <= 0;
    end
  end
end

// 向串口输出时间信息
always @(posedge clk) begin
  if (key[1] == 1) begin
    uart_tx <= sec;
    #100 uart_tx <= min;
    #100 uart_tx <= hour;
    #100 uart_tx <= day;
    #100 uart_tx <= mon;
    #100 uart_tx <= year;
  end
end

endmodule

本模块包含了时钟计数器、显示模式切换、串口输出等功能。其中，计数器用于记录时分秒的数量，显示模式用于切换显示秒、分、时三种模式，串口输出用于将时分秒信息发送给上位机。按键用于切换显示模式和输出时间信息。