shift_register源代码

以下是一个简单的移位寄存器的Verilog源代码：

module shift_register(
    input clk, // 时钟信号
    input reset, // 复位信号
    input din, // 输入数据信号
    output reg dout // 输出数据信号
);

reg [7:0] data_reg; // 定义8位数据寄存器

// 时序逻辑，每个时钟信号都会执行
always @(posedge clk) begin
    if (reset) begin // 如果收到复位信号，则清空寄存器和输出信号
        data_reg <= 0;
        dout <= 0;
    end else begin // 否则，将输入数据存入寄存器，并将输出信号设为最高位的值
        data_reg <= {data_reg[6:0], din}; // 将原来的7位数据向左移动一位，将最低位设为输入数据
        dout <= data_reg[7]; // 输出最高位的值
    end
end

endmodule

该移位寄存器采用时序逻辑，每个时钟信号都会执行寄存器的移位操作。在复位信号为高电平时，寄存器和输出信号都会清空。在每个时钟信号的上升沿触发时，将输入数据存入寄存器，并将输出信号设为最高位的值。