vhdl语言设计一个4x4的乘法器

以下是一个简单的4x4乘法器的VHDL代码：

entity multiplier is
    port (a, b : in std_logic_vector(3 downto 0);
          p : out std_logic_vector(7 downto 0));
end multiplier;

architecture Behavioral of multiplier is
begin
    p <= a * b;
end Behavioral;

该代码定义了一个名为“multiplier”的实体，具有两个4位输入“a”和“b”，以及一个8位输出“p”。在体系结构部分中，使用符号“*”执行乘法操作，并将结果赋给输出端口“p”。请注意，这里使用的是标准逻辑向量类型“std_logic_vector”，且在输出端口中使用了更长的位数，以便容纳16位乘积的结果。