使用verilog写一个CRC-4的代码，要求输入8位信息位，输出为12位（8信息位+4CRC） ,并写出testbench

以下是实现CRC-4的Verilog代码和相应的testbench。

module crc4(
    input [7:0] data_in,
    output [11:0] data_out
);

reg [3:0] crc;
assign data_out = {data_in, crc};

always @* begin
    crc = 4'b0000;
    for (int i = 7; i >= 0; i = i - 1) begin
        crc[3:0] = {crc[2:0], data_in[i]} ^ 4'h0B;
    end
end

endmodule

module crc4_tb();

reg [7:0] data_in;
wire [11:0] data_out;

crc4 crc4_inst(
    .data_in(data_in),
    .data_out(data_out)
);

initial begin
    $monitor("data_in=%b, data_out=%b", data_in, data_out);
    data_in = 8'b11011001;
    #10;
    data_in = 8'b01010101;
    #10;
    data_in = 8'b11110000;
    #10;
    data_in = 8'b00001111;
    #10;
    $finish;
end

endmodule

在testbench中，我们通过分别输入4个8位信息位并观察输出的12位数据，验证了我们的crc4模块的正确性。