方波信号发生器verilog

以下是一个基本的Verilog方波信号发生器代码：

module square_wave_generator(
  input clk,         // 时钟信号
  input rst,         // 复位信号
  output reg out     // 输出信号
);

reg [7:0] counter = 8'h00;  // 计数器，从0开始计数

parameter PERIOD = 8'hFF/2; // 方波周期，8'hFF为计数器的最大值

// 在时钟上升沿触发
always @(posedge clk) begin
  if (rst) begin   // 复位信号置1时，清空计数器并输出低电平信号
    counter <= 8'h00;
    out <= 1'b0;
  end else begin
    counter <= counter + 1;  // 计数器自加1
    if (counter >= PERIOD) begin  // 如果计数器大于等于方波周期的一半，输出高电平信号，否则输出低电平信号
      out <= 1'b1;
    end else begin
      out <= 1'b0;
    end
    if (counter == 8'hFF) begin   // 如果计数器达到最大值，清零
      counter <= 8'h00;
    end
  end
end

endmodule

这个模块包含一个时钟信号和一个复位信号，以及一个输出信号。在时钟上升沿触发，计数器自加1。当计数器大于等于方波周期的一半时，输出高电平信号，否则输出低电平信号。在复位信号置1时，计数器清零并输出低电平信号。这个模块的输出信号可以连接到其他模块的输入端，以模拟方波信号。注意，方波周期应该是计数器最大值的一半，以保证方波的对称性。