Formality 工具hdlin_ignore_parallel_case

`hdlin_ignore_parallel_case` 是 Formality 工具中的一个选项，用于在比较 Verilog HDL 代码中的两个设计时忽略并行的 case 语句。当两个设计中的 case 语句的分支顺序不同，但是功能相同时，这个选项可以帮助 Formality 工具找到这些相同的语句，并将它们视为等效的语句进行比较。这个选项可以提高比较的准确性和效率。

相关问题

Formality 工具hdlin_ignore_full_case

Formality 工具中的 `hdlin_ignore_full_case` 选项是用于在比较 Verilog HDL 代码中的两个设计的时候，忽略在 case 语句中出现的无关信号。具体来说，如果在两个设计中，同一个 case 语句中有一些信号在一个设计中是无关的，但在另一个设计中是有关的，那么在进行比较时，这些无关信号可以被忽略掉，不会影响比较结果。这个选项可以提高比较的准确性和效率。

formality工具的upf_warn_on_failed_port_attribute_check

Formality是一种静态形式验证工具，其中的UPF（Unified Power Format）是一种用于描述电源管理（power management）信息的标准格式。upf_warn_on_failed_port_attribute_check是Formality中的一个开关选项，用于控制在UPF文件中发现端口属性检查失败时是否显示警告信息。如果该选项打开，则Formality将显示有关UPF文件中端口属性检查失败的警告消息，否则将不显示。