反应计时器verilog

以下是一个简单的反应计时器的 Verilog 实现：

module reaction_timer(
    input clk,
    input start,
    input reset,
    output reg[31:0] timer,
    output reg ready
);

reg[31:0] start_time;
reg[31:0] end_time;
reg counting;

always@(posedge clk) begin
    if(reset) begin
        timer <= 0;
        start_time <= 0;
        end_time <= 0;
        counting <= 0;
        ready <= 0;
    end else begin
        if(start && !counting) begin
            start_time <= $time;
            counting <= 1;
            ready <= 0;
        end else if(counting && !start) begin
            end_time <= $time;
            timer <= end_time - start_time;
            counting <= 0;
            ready <= 1;
        end
    end
end

endmodule

在该实现中，`clk` 为时钟信号，`start` 为开始信号，`reset` 为重置信号，`timer` 输出计时器的值，`ready` 为计时器是否准备好的信号。

当 `reset` 信号为高电平时，计时器被重置为零。

当 `start` 信号从低电平变为高电平时，计时器开始计时，并且 `start_time` 被设置为当前时钟周期的时间。当 `start` 信号从高电平变为低电平时，计时器停止计时，并且 `end_time` 被设置为当前时钟周期的时间。`timer` 被设置为 `end_time - start_time`，并且 `ready` 被设置为高电平。

当计时器被重置时，`ready` 信号被设置为低电平。