booth乘法器verilog代码

以下是 Booth乘法器的Verilog代码示例：

module booth_multiplier(multiplier, multiplicand, product);

  input signed [7:0] multiplier;
  input signed [7:0] multiplicand;
  output signed [15:0] product;

  reg signed [15:0] result;
  reg [3:0] counter;

  always @(*) begin
    case(counter[1:0])
      2'b00: result <= {8'b0, multiplier};
      2'b01: result <= {8'b0, multiplier} - multiplicand;
      2'b10: result <= {8'b0, multiplier} + multiplicand;
      2'b11: result <= {8'b0, multiplier};
    endcase
  end
  
  always @(posedge clk) begin
    if (reset) begin
      counter <= 4'd0;
      product <= 16'd0;
    end
    else begin
      if (counter == 4'd7) begin
        product <= result;
        counter <= 4'd0;
      end
      else begin
        counter <= counter + 4'd1;
      end
    end
  end

endmodule

该模块包含三个输入端口：乘数（multiplier）、被乘数（multiplicand）和乘积（product）。模块内部使用一个有符号的 16 位寄存器 result 来存储中间计算结果，以及一个计数器 counter 来追踪 Booth 算法的状态。在 always 块中，使用 case 语句根据 counter 的值来选择不同的操作。在时钟上升沿时，如果 reset 信号为 1，则计数器和乘积被清零，否则根据计数器的值更新 Booth 算法的状态并递增计数器。当计数器达到 7 时，乘积被更新为 result 的值，并且计数器被重置为 0。