我需要一个完整按照sdi协议编写的Verilog代码

SDI协议是一种用于串行数字视频传输的协议，通常用于将高清视频信号从摄像机或其他设备传输到显示器或其他设备。下面是一个基本的SDI接收器的Verilog代码示例：

module sdi_receiver(
  input wire clk, // 接收时钟
  input wire rst, // 复位信号
  input wire sdi, // SDI 数据输入
  output reg vsync, // 垂直同步信号
  output reg hsync, // 水平同步信号
  output reg [7:0] data // 视频数据输出
);

// 定义状态机的状态
typedef enum logic [1:0] {
  IDLE, // 空闲状态
  VSYNC, // 接收垂直同步信号状态
  HSYNC, // 接收水平同步信号状态
  DATA // 接收视频数据状态
} state_t;

// 定义状态机的状态变量
reg [1:0] state = IDLE;

// 定义计数器变量
reg [2:0] count = 0;

always @(posedge clk or posedge rst) begin
  if (rst) begin
    // 复位状态机和计数器
    state <= IDLE;
    count <= 0;
    // 清空输出信号和数据
    vsync <= 0;
    hsync <= 0;
    data <= 0;
  end else begin
    case (state)
      IDLE: begin
        // 等待 SDI 数据开始（3 字节）
        if (sdi == 0 && count == 7) begin
          state <= VSYNC;
          count <= 0;
        end else begin
          count <= count + 1;
        end
      end
      VSYNC: begin
        // 接收垂直同步信号（10 比特）
        if (count == 9) begin
          vsync <= sdi;
          state <= HSYNC;
          count <= 0;
        end else begin
          count <= count + 1;
        end
      end
      HSYNC: begin
        // 接收水平同步信号（10 比特）
        if (count == 9) begin
          hsync <= sdi;
          state <= DATA;
          count <= 0;
        end else begin
          count <= count + 1;
        end
      end
      DATA: begin
        // 接收视频数据（8 比特）
        if (count == 7) begin
          data <= {data[6:0], sdi};
          count <= 0;
        end else begin
          count <= count + 1;
        end
      end
    endcase
  end
end

endmodule

该代码通过一个状态机实现了 SDI 接收器的功能。在空闲状态下，它等待 SDI 数据开始，一旦检测到 SDI 数据开始，它进入 VSYNC 状态，接收垂直同步信号。接下来，它进入 HSYNC 状态，接收水平同步信号。最后，它进入 DATA 状态，接收视频数据，并将其输出到 `data` 端口。在每个状态中，它使用一个计数器来跟踪接收的比特数，并在计数达到预定值时转换到下一个状态。在复位信号 `rst` 被激活时，状态机和计数器被重置，并清空输出信号和数据。请注意，这只是一个基本的实现示例，实际的 SDI 接收器可能需要更复杂的处理逻辑和错误检测。