verilog写状态机

Verilog中的状态机可以使用always块来实现。以下是一个简单的示例，说明如何实现一个有限状态机（FSM）：

module fsm (
    input clk,
    input reset,
    input in,
    output reg out
);

// 定义状态
parameter S0 = 2'b00;
parameter S1 = 2'b01;
parameter S2 = 2'b10;

// 定义状态寄存器和下一个状态变量
reg [1:0] state, next_state;

// 初始化状态寄存器
initial begin
    state = S0;
end

// 定义状态转移逻辑
always @ (posedge clk or posedge reset)
begin
    if (reset) begin
        state <= S0;
    end else begin
        state <= next_state;
    end
end

// 定义下一个状态逻辑
always @ (state, in)
begin
    case (state)
        S0: begin
            if (in) begin
                next_state = S1;
            end else begin
                next_state = S0;
            end
        end
        S1: begin
            if (in) begin
                next_state = S2;
            end else begin
                next_state = S0;
            end
        end
        S2: begin
            if (in) begin
                next_state = S2;
            end else begin
                next_state = S0;
            end
        end
        default: next_state = S0;
    endcase
end

// 定义输出逻辑
always @ (state)
begin
    case (state)
        S0: out = 0;
        S1: out = 1;
        S2: out = 0;
        default: out = 0;
    endcase
end

endmodule

在这个例子中，我们定义了三个状态（S0，S1和S2），并使用一个状态寄存器来存储当前状态。每次时钟上升沿，状态转移逻辑会根据当前状态和输入信号计算出下一个状态。然后，状态寄存器会在下一个时钟上升沿时更新为下一个状态。最后，输出逻辑会根据当前状态计算出输出信号。