用verilog描述一个可控计数器

以下是一个用Verilog描述的可控计数器：

module counter (
  input clk, // 时钟输入
  input reset, // 复位输入
  input enable, // 使能输入
  input [1:0] mode, // 计数模式输入
  output reg [7:0] count // 计数器输出
);

always @(posedge clk, posedge reset) begin
  if (reset) begin
    count <= 0;
  end else if (enable) begin
    case (mode)
      2'b00: count <= count + 1; // 正常计数模式，每个时钟周期增加1
      2'b01: count <= count + 2; // 计数器每个时钟周期增加2
      2'b10: count <= count - 1; // 计数器每个时钟周期减少1
      2'b11: count <= count; // 计数器保持不变
    endcase
  end
end

endmodule

该计数器包含以下输入和输出：

- `clk`：时钟输入，用于驱动计数器。计数器在每个时钟上升沿处进行计数。
- `reset`：复位输入，用于将计数器复位为0。
- `enable`：使能输入，用于启用计数器。当 `enable` 为高电平时，计数器开始计数。
- `mode`：计数模式输入，用于控制计数器的计数方式。包括正常计数模式、每个时钟周期增加2、每个时钟周期减少1和保持不变四种模式。
- `count`：计数器输出，一个8位寄存器，用于保存计数器的当前值。

在 `always` 块中，根据输入的 `reset` 和 `enable` 信号以及 `mode` 选择不同的计数方式。当 `enable` 为高电平时，计数器会在每个时钟上升沿处进行计数。如果 `reset` 为高电平，则计数器会被复位为0。计数器的值保存在 `count` 寄存器中，并在每个时钟周期结束时更新。