uvm_cmdline_processor

时间: 2023-04-24 13:04:36 浏览: 113
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UVM_Class_Reference_Manual_1.2_UVM_Class_reference_uvm1.2_

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uvm_cmdline_processor是UVM库中的一个命令行处理器，它可以解析命令行参数并将其传递给UVM测试程序。使用uvm_cmdline_processor可以方便地控制测试程序的行为，例如指定测试的种类、设置日志级别等。
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将shell的uvm_warning=$(grep "UVM_WARNING :" sim.log | sed 's/[^0-9]//g') uvm_error=$(grep "UVM_ERROR :" sim.log | sed 's/[^0-9]//g') uvm_fatal=$(grep "UVM_FATAL :" sim.log | sed 's/[^0-9]//g')翻译成python

这句话的意思是在shell命令行中，从文件sim.log中过滤出包含"UVM_WARNING :"、"UVM_ERROR :"、"UVM_FATAL :"的行，并将每行中的非数字字符替换为空，分别将结果赋值给变量uvm_warning、uvm_error和uvm_fatal。...

请逐行注释下面的代码：class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

这是一个 SystemVerilog 类定义，定义了一个名为 riscv_instr_base_test 的类，继承自 uvm_test。下面是代码解释： class riscv_instr_base_test extends uvm_test; 定义一个名为 riscv_instr_base_test 的...

ifndef BASE_TEST__SV define BASE_TEST__SV class base_test extends uvm_test; my_env env; function new(string name = "base_test", uvm_component parent = null); super.new(name,parent); endfunction extern virtual function void build_phase(uvm_phase phase); extern virtual function void report_phase(uvm_phase phase); uvm_component_utils(base_test) endclass function void base_test::build_phase(uvm_phase phase); super.build_phase(phase); env = my_env::type_id::create("env", this); endfunction function void base_test::report_phase(uvm_phase phase); uvm_report_server server; int err_num; super.report_phase(phase); server = get_report_server(); err_num = server.get_severity_count(UVM_ERROR); if (err_num != 0) begin $display("TEST CASE FAILED"); end else begin $display("TEST CASE PASSED"); end endfunction endif

这是一段 System Verilog 代码，定义了一个名为 base_test 的类，继承自 uvm_test。在 build_phase 和 report_phase 函数中分别进行了测试环境的创建和测试结果的报告。

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uvm_hdl_force和uvm_hdl_read是SystemVerilog中的两个函数，用于在仿真过程中对信号进行操作。 uvm_hdl_force函数是用来强制改变信号的值。它接受两个参数，一个是信号的路径（path），另一个是要强制设置的值...

写一个python，在文件夹中搜索所有.log结尾的文件，统计UVM_ERROR、UVM_WARNING、UVM_FATAL、Testcase FAIL

print('{}: UVM_ERROR={}, UVM_WARNING={}, UVM_FATAL={}, Testcase FAIL={}'.format(file, error_count, warning_count, fatal_count, fail_count)) print('Total: UVM_ERROR={}, UVM_WARNING={}, UVM_FATAL={}, ...

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