Verilog里加号用在非阻塞赋值语句中是什么意思

在Verilog中，加号（+）在非阻塞赋值语句中表示并行赋值。非阻塞赋值语句使用“<=”符号，而并行赋值语句使用“=”，但是在非阻塞赋值语句中使用加号可以实现并行赋值的效果。

例如，以下代码段中的非阻塞赋值语句使用了加号，表示在同一时刻并行地更新了三个寄存器的值：

always @ (posedge clk) begin
  a <= b + c;
  d <= e + f;
  g <= h + i;
end

这里，当时钟上升沿到来时，所有的赋值语句都会在同一时刻执行，而不是按照顺序执行。因此，使用加号可以提高代码的效率。但是需要注意的是，并行赋值语句的执行顺序是不确定的，可能会导致竞争条件和其他问题。因此，必须小心地使用并行赋值语句。