verilog中组合电路用非阻塞赋值有意义么

Verilog中组合电路用非阻塞赋值是有意义的。在Verilog中，非阻塞赋值（<=）用于描述组合逻辑电路，它使得多个赋值同时进行，而不会相互干扰。非阻塞赋值顺序不影响输出结果，因此可以确保输出的正确性。此外，非阻塞赋值还可以避免由于赋值顺序不当而导致的意外行为，提高代码的可靠性和可维护性。因此，在Verilog中，组合电路使用非阻塞赋值是一种常见的做法。

相关问题

verilog中时序电路可以用阻塞赋值么

可以使用阻塞赋值在时序电路中进行赋值操作，但是需要注意阻塞赋值在时序电路中的使用会产生一些问题。在时序电路中，阻塞赋值会导致线程的执行顺序发生变化，可能会导致预期之外的结果。因此，在时序电路中，一般使用非阻塞赋值语句来进行赋值操作，以保证电路的正确性。同时，也可以使用组合逻辑电路来避免时序电路中可能出现的问题。

再没有lach的电路中，阻塞赋值和非阻塞赋值都可以使用

是的，再没有lach的电路中，阻塞赋值和非阻塞赋值都可以使用。阻塞赋值和非阻塞赋值都是在Verilog HDL中使用的赋值方式。阻塞赋值使用“=”符号进行赋值，而非阻塞赋值使用“<=”符号进行赋值。在没有lach的电路中，这两种赋值方式都可以使用，但它们的作用有所不同。阻塞赋值在同一时钟周期内会立即生效，而非阻塞赋值则是在下一个时钟周期才会生效。因此，在设计电路时需要根据实际情况选择适合的赋值方式。