74ls73引脚图及功能表

74LS73是一种双触发器(D型)集成电路，具有以下特点：

引脚图：

        +---+--+---+
  CLR --|1  +--+ 14|-- Vcc
   D1 --|2       13|-- Q1
   CP --|3       12|-- Q2
  D2  --|4 74LS73 11|-- GND
  GND --|5       10|-- PRESET1
      --|6        9|-- PRESET2
      --|7        8|-- CLK
        +----------+

功能表：

| CLR | CP | D1 | D2 | Q1 | Q2 |
| --- | --- | --- | --- | --- | --- |
| H | X | X | X | L | L |
| L | ↑ | L | X | L | H |
| L | ↑ | H | X | H | L |
| L | X | X | X | Q1 | Q2 |
| X | X | H | L | H | L |
| X | X | L | H | L | H |
| X | ↓ | X | X | Q1 | Q2 |

其中，“X”代表该输入端的电平状态不影响输出结果，“↑”代表上升沿触发，“↓”代表下降沿触发，“H”代表高电平，“L”代表低电平。

CLR为清零输入端，当CLR为低电平时，Q1和Q2的输出都为低电平，无论CP、D1和D2的状态如何。CP为时钟输入端，当CP上升沿到来时，根据D1和D2的状态，切换Q1和Q2的输出电平状态。PRESET1和PRESET2为预置输入端，当PRESET1和PRESET2同时为低电平时，Q1和Q2的输出都为高电平。