quartusII7.2 软件新建工程；采用Verilog HDL文件描述一个多路选择器，通过输入端控制数码管动态显示当前数值；注意case语句应用的注意事项，尤其是default的使用；新建波形仿真文件观察分频结果。

好的，这是一个关于数字电路设计的问题。Quartus II 7.2 是一款常用的数字电路设计软件，Verilog HDL 是一种硬件描述语言，可以用于描述数字电路的行为和结构。下面是我对这个问题的回答：

1. 新建工程：打开 Quartus II 7.2 软件，选择 File -> New Project Wizard，按照提示新建一个工程；

2. 编写 Verilog HDL 文件：在工程中新建一个 Verilog HDL 文件，命名为 mux.v。以下是一个简单的多路选择器的 Verilog HDL 代码：

module mux(
  input [1:0] sel,
  input [3:0] a,
  input [3:0] b,
  input [3:0] c,
  output reg [3:0] out
);

always @ (sel, a, b, c) begin
  case (sel)
    2'b00: out = a;
    2'b01: out = b;
    2'b10: out = c;
    default: out = 4'b0000;
  endcase
end

endmodule

这个多路选择器有 3 个输入 a、b、c，一个 2 位宽度的选择信号 sel，以及一个 4 位宽度的输出 out。当 sel 为 2'b00 时，输出 out 等于输入 a；当 sel 为 2'b01 时，输出 out 等于输入 b；当 sel 为 2'b10 时，输出 out 等于输入 c；如果 sel 不是上述任何一种情况，输出 out 等于 4 位 0。

这里需要注意的是，case 语句中必须包含 default 语句，以确保在 sel 不是上述任何一种情况时，out 的值也有明确的定义。

3. 设计数字电路并仿真：使用 quartus II 7.2 的仿真工具可以对该数字电路进行仿真，验证其正确性。

以上是我的回答，希望能够对你有所帮助。