module cnt12 (clk, rst, en, cq, count) ; input clk,rst, en; output reg count; output reg [3:01 cq: always@ (posedge clk or negedge rst) Ebegin if (Irst) cg<=0; else if (en) ■ if (cq<4'b1011) cq<=cq+4'b0001; else ca<=4 b0000; end end always@ (cq) if (cg==4 'hb) count=l'b1; else count=1'bo;书写testbench文件

好的，以下是一个简单的测试文件，您可以使用它来测试您的 `cnt12` 模块：

module cnt12_tb;
  reg clk, rst, en;
  wire [3:0] cq;
  wire count;

  cnt12 dut(
    .clk(clk),
    .rst(rst),
    .en(en),
    .cq(cq),
    .count(count)
  );

  initial begin
    clk = 0;
    forever #5 clk = ~clk;
  end

  initial begin
    rst = 1;
    en = 0;
    #10 rst = 0;
  end

  always @(posedge clk) begin
    if (!$rose(rst)) begin
      en <= 0;
    end else begin
      en <= 1;
      #20 en <= 0;
    end
  end

  initial begin
    #100;
    $display("cq: %b, count: %b", cq, count);
    #100;
    $display("cq: %b, count: %b", cq, count);
    #100;
    $display("cq: %b, count: %b", cq, count);
    #100;
    $display("cq: %b, count: %b", cq, count);
    #100;
    $display("cq: %b, count: %b", cq, count);
    #100;
    $display("cq: %b, count: %b", cq, count);
    #100;
    $display("cq: %b, count: %b", cq, count);
    #100;
    $display("cq: %b, count: %b", cq, count);
    #100;
    $display("cq: %b, count: %b", cq, count);
    #100 $finish;
  end
endmodule

在这个测试文件中，我们使用模块 `cnt12` 的实例 `dut`。我们为时钟 `clk`、复位信号 `rst` 和使能信号 `en` 创建了输入寄存器 `reg`，以及为计数器 `cq` 和计数器输出 `count` 创建了输出线 `wire`。在 `initial` 块中，我们将时钟 `clk` 初始化为 0，并通过一个无限循环来对其进行翻转。

接下来，我们在 `initial` 块中将复位信号 `rst` 初始化为 1，使能信号 `en` 初始化为 0，然后在延迟 10 个时钟周期后将其置为 0。

在 `always` 块中，我们使用时钟 `clk` 作为时钟触发器，每当时钟上升沿到来时检查复位信号 `rst`，并在复位信号为 1 时将使能信号 `en` 置为 0。否则，我们将使能信号 `en` 设置为 1，等待 20 个时钟周期，然后将其置为 0。

最后，在 `initial` 块中，我们使用 `$display` 函数打印计数器 `cq` 和计数器输出 `count` 的值。在每次打印后，我们等待 100 个时钟周期，然后再次打印。重复此过程，直到打印 10 次后，我们使用 `$finish` 函数结束仿真。