程序源代码】（加注释）module top(clk,rst_n,seg,sel); input clk,rst_n;//50MHZ系统时钟 output [7:0] seg; output [2:0] sel; wire clk_r; wire [3:0] num; //例化模块 speed speed( .clk(clk),.rst_n(rst_n),.clk_r(clk_r) ); sel_det sel_det( .clk_r(clk_r),.rst_n(rst_n),.sel(sel)); num_det num_det(.clk_r(clk_r),.rst_n(rst_n),.num(num) ); seg_num seg_num( .num(num),.seg(seg) ); endmodule // module speed(clk,rst_n,clk_r); input clk,rst_n; output clk_r;//50MHZ系统时钟 reg [23:0] cnt; reg clk_r; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt=0; clk_r=0; end else if (cnt==5) begin cnt=0; clk_r=~clk_r; end else cnt=cnt+1; end endmodule

这是一个 Verilog 代码示例，包含了三个模块，下面是代码的详细解释和注释：

module top(clk, rst_n, seg, sel);
    input clk, rst_n; // 输入信号 clk 和 rst_n
    output [7:0] seg; // 输出信号 seg，7 个七段数码管的显示
    output [2:0] sel; // 输出信号 sel，3 个数码管的选择信号
    wire clk_r; // 时钟信号 clk_r，用于控制显示的速度
    
    // 实例化三个模块
    speed speed(.clk(clk), .rst_n(rst_n), .clk_r(clk_r));
    sel_det sel_det(.clk_r(clk_r), .rst_n(rst_n), .sel(sel));
    num_det num_det(.clk_r(clk_r), .rst_n(rst_n), .num(num));
    seg_num seg_num(.num(num), .seg(seg));
endmodule

// 模块 speed，用于控制时钟的频率
module speed(clk, rst_n, clk_r);
    input clk, rst_n; // 输入信号 clk 和 rst_n
    output clk_r; // 输出时钟信号 clk_r
    reg [23:0] cnt; // 计数器 cnt，用于计算时钟周期数
    reg clk_r; // 时钟信号 clk_r
    
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin // 如果复位信号为低电平，计数器和时钟信号都清零
            cnt <= 0;
            clk_r <= 0;
        end else if (cnt == 5) begin // 如果计数器达到 5，时钟信号取反，计数器清零
            cnt <= 0;
            clk_r <= ~clk_r;
        end else begin // 否则计数器加 1
            cnt <= cnt + 1;
        end
    end
endmodule

// 模块 sel_det，用于生成数码管选择信号
module sel_det(clk_r, rst_n, sel);
    input clk_r, rst_n; // 输入时钟信号 clk_r 和复位信号 rst_n
    output [2:0] sel; // 输出选择信号 sel
    reg [1:0] cnt; // 计数器 cnt，用于计算选择信号
    
    always @(posedge clk_r or negedge rst_n) begin
        if (!rst_n) begin // 如果复位信号为低电平，计数器和选择信号都清零
            cnt <= 0;
            sel <= 3'b000;
        end else if (cnt == 2) begin // 如果计数器达到 2，选择信号加 1，计数器清零
            cnt <= 0;
            sel <= sel + 1;
        end else begin // 否则计数器加 1
            cnt <= cnt + 1;
        end
    end
endmodule

// 模块 num_det，用于生成数码管显示的数字
module num_det(clk_r, rst_n, num);
    input clk_r, rst_n; // 输入时钟信号 clk_r 和复位信号 rst_n
    output [3:0] num; // 输出数字 num，4 个二进制位
    reg [3:0] cnt; // 计数器 cnt，用于计算数字
    
    always @(posedge clk_r or negedge rst_n) begin
        if (!rst_n) begin // 如果复位信号为低电平，计数器和数字都清零
            cnt <= 0;
            num <= 4'b0000;
        end else if (cnt == 3) begin // 如果计数器达到 3，数字加 1，计数器清零
            cnt <= 0;
            num <= num + 1;
        end else begin // 否则计数器加 1
            cnt <= cnt + 1;
        end
    end
endmodule

// 模块 seg_num，用于将数字转换为七段数码管的显示信号
module seg_num(num, seg);
    input [3:0] num; // 输入数字 num，4 个二进制位
    output [7:0] seg; // 输出七段数码管的显示信号 seg，8 个二进制位
    
    always @(num) begin
        case(num) // 根据输入数字的不同情况，生成不同的七段数码管显示信号
            4'b0000: seg <= 8'b11000000;
            4'b0001: seg <= 8'b11111001;
            4'b0010: seg <= 8'b10100100;
            4'b0011: seg <= 8'b10110000;
            4'b0100: seg <= 8'b10011001;
            4'b0101: seg <= 8'b10010010;
            4'b0110: seg <= 8'b10000010;
            4'b0111: seg <= 8'b11111000;
            4'b1000: seg <= 8'b10000000;
            4'b1001: seg <= 8'b10010000;
            4'b1010: seg <= 8'b10001000;
            4'b1011: seg <= 8'b10000011;
            4'b1100: seg <= 8'b11000110;
            4'b1101: seg <= 8'b10100001;
            4'b1110: seg <= 8'b10000110;
            4'b1111: seg <= 8'b10001110;
            default: seg <= 8'b11111111; // 如果不是有效数字，显示全灭
        endcase
    end
endmodule

这个代码实现了一个简单的数字计数器，使用一个 4 位计数器控制数码管显示的数字，一个 2 位计数器控制数码管的选择，一个 24 位计数器控制时钟的频率，实现了一个简单的流水灯效果。其中，每个模块都有自己的功能，通过不同的输入和输出信号连接在一起，实现了一个完整的数字计数器。