//切换数码管段选 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin seg_flag<=0; end else begin case (sel) 6'b111_110: begin seg_flag<=dout_time[19:18]; dot<=1'b1;end //小时 十位 6'b111_101: begin seg_flag<=dout_time[17:14]; dot<=1'b0;end //小时 个位 6'b111_011: begin seg_flag<=dout_time[13:11]; dot<=1'b1;end //分钟 十位 6'b110_111: begin seg_flag<=dout_time[10:7]; dot<=1'b0;end //分钟 个位 6'b101_111: begin seg_flag<=dout_time[6:4]; dot<=1'b1;end //秒 十位 6'b011_111: begin seg_flag<=dout_time[3:0]; dot<=1'b1;end //秒 个位 default :seg_flag<=0; endcase end end

时间: 2024-03-07 07:53:11 浏览: 92
这段代码是一个 Verilog HDL 的模块,用于控制数码管的显示。模块的输入包括时钟信号 clk、复位信号 rst_n、选择信号 sel,和时钟周期内的数据 dout_time。其中,sel 用于选择需要显示的数据,dout_time 包含了需要显示的具体数值。在模块内部,使用了 case 语句根据 sel 的值选择需要显示的数据,然后将数据送到数码管的段选信号中。同时,还控制了数码管小数点的显示。
相关问题

module seg_decode( input wire clk, input wire rst_n, input wire [4:0] seg_value_1, input wire [4:0] seg_value_2, output reg [5:0] sel, output reg [7:0] seg ); parameter CNT_20US = 10'd999; reg [3:0] number; wire [2:0] change_l; wire [2:0] change_h; reg [9:0] cnt; //计时模块 always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 10'd0; end else if(cnt == CNT_20US)begin cnt <= 10'd0; end else begin cnt <= cnt + 10'd1; end end always @(posedge clk or negedge rst_n) begin if(!rst_n)begin sel <= 6'b011111; end else if(cnt == CNT_20US)begin sel <= {sel[0],sel[5:1]}; end else begin sel <= sel; end end always @(posedge clk or negedge rst_n) begin if(!rst_n)begin number <= 4'd0; end else begin case(sel) 6'b011111: number <= seg_value_1 % 10; 6'b101111: number <= seg_value_1 / 10; 6'b110111: number <= seg_value_2 % 10; 6'b111011: number <= seg_value_2 / 10; 6'b111101: begin if(seg_value_2 < seg_value_1) number <= 4'd15; else number <= change_l; end 6'b111110: begin if(seg_value_2 < seg_value_1) number <= 4'd14; else number <= change_h; end default:number <= 4'd0; endcase end end always @(posedge clk or negedge rst_n) begin if(!rst_n)begin seg <= 8'b1100_0000; end else begin case(number) 4'd0: seg <= 8'b1100_0000; 4'd1: seg <= 8'b1111_1001; 4'd2: seg <= 8'b1010_0100; 4'd3: seg <= 8'b1011_0000; 4'd4: seg <= 8'b1001_1001; 4'd5: seg <= 8'b1001_0010; 4'd14: seg <= 8'b1000_0110; 4'd15: seg <= 8'b1100_1110; default:seg <= 8'b1100_0000; endcase end end assign change_l = (seg_value_2 - seg_value_1) % 10; assign change_h = (seg_value_2 - seg_value_1) / 10; sel_drive sel_drive_u ( .clk (clk), .rst_n (rst_n), .sel_2 () ); endmodule

这段代码是一个用 Verilog HDL 编写的七段数码管驱动模块。它包括计时模块、数码管位选模块和数码管段选模块。其中,计时模块用于产生定时信号,数码管位选模块用于控制数码管位选信号,数码管段选模块用于根据输入的数值控制数码管的显示。这个模块包括了一些输入输出端口,比如时钟信号 clk、复位信号 rst_n、两个输入数值 seg_value_1 和 seg_value_2,以及两个输出信号 sel 和 seg。

module xianshiqi( input clk , input rst_n , input [23:0]data,//待显示的数据 output wire[7:0] sel , output wire[7:0] seg ); //wire [24:0]data; // assign dig_seg = 8'd0; // assign dig_sel = 1'b0; reg [7:0] dig_sel; reg [7:0] dig_seg; localparam NUM_0 = 8'hC0, NUM_1 = 8'hF9, NUM_2 = 8'hA4, NUM_3 = 8'hB0, NUM_4 = 8'h99, NUM_5 = 8'h92, NUM_6 = 8'h82, NUM_7 = 8'hF8, NUM_8 = 8'h80, NUM_9 = 8'h90, NUM_A = 8'h88, NUM_B = 8'h83, NUM_C = 8'hC6, NUM_D = 8'hA1, NUM_E = 8'h86, NUM_F = 8'h8E, LIT_ALL = 8'h00, BLC_ALL = 8'hFF; parameter CNT_REF = 25'd1000; reg [9:0] cnt_20us; //20us计数器 reg [3:0] data_tmp; //用于取出不同位选的显示数据 // assign data = 32'hABCD_4413; //描述位选信号切换 //描述刷新计数器 always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt_20us <= 25'd0; end else if(cnt_20us >= CNT_REF - 25'd1)begin cnt_20us <= 25'd0; end else begin cnt_20us <= cnt_20us + 25'd1; end end always@(posedge clk or negedge rst_n)begin if(!rst_n)begin dig_sel <= 8'hfe;//8'b1111_1110 end else if(cnt_20us >= CNT_REF - 25'd1)begin dig_sel <= {dig_sel[6:0],dig_sel[7]}; end else begin dig_sel <= dig_sel; end end assign sel = dig_sel; //段选信号描述 always@(posedge clk or negedge rst_n)begin if(!rst_n)begin data_tmp <= 4'd0; end else begin case(sel) 6'b11_1110:data_tmp <= data[ 3-:4]; 6'b11_1101:data_tmp <= data[ 7-:4]; 6'b11_1011:data_tmp <= data[11-:4]; 6'b11_0111:data_tmp <= data[15-:4]; 6'b10_1111:data_tmp <= data[19-:4]; 6'b01_1111:data_tmp <= data[23-:4]; default: data_tmp <= 4'hF; endcase end end always@(posedge clk or negedge rst_n)begin if(!rst_n)begin dig_seg <= BLC_ALL; end else begin case(data_tmp) 4'h0 : dig_seg <= NUM_0; 4'h1 : dig_seg <= NUM_1; 4'h2 : dig_seg <= NUM_2; 4'h3 : dig_seg <= NUM_3; 4'h4 : dig_seg <= NUM_4; 4'h5 : dig_seg <= NUM_5; 4'h6 : dig_seg <= NUM_6; 4'h7 : dig_seg <= NUM_7; 4'h8 : dig_seg <= NUM_8; 4'h9 : dig_seg <= NUM_9; 4'hA : dig_seg <= NUM_A; 4'hB : dig_seg <= NUM_B; 4'hC : dig_seg <= NUM_C; 4'hD : dig_seg <= NUM_D; 4'hE : dig_seg <= NUM_E; 4'hF : dig_seg <= NUM_F; default: ; endcase end end assign seg = dig_seg ; endmodule

这是一个Verilog HDL代码模块,它实现了一个数字显示器。该模块通过输入时钟信号和复位信号来控制数字的显示,同时通过输出控制信号来驱动数码管显示不同的数字。具体实现细节如下: 输入端口: - clk:输入时钟信号 - rst_n:输入复位信号 - data:待显示的数据(一个24位的二进制数) 输出端口: - sel:数码管的位选信号(一个8位二进制数,每一位对应一个数码管) - seg:数码管的段选信号(一个8位二进制数,每一位对应一个段) 内部信号: - dig_sel:用于控制位选信号的寄存器 - dig_seg:用于控制段选信号的寄存器 - cnt_20us:20us的计数器 - data_tmp:用于存储不同位选的显示数据 本模块使用localparam定义了一组常量,用于将不同数字映射到七段数码管的段选信号上。同时,使用parameter定义了一个CNT_REF常量,表示计数器每计数到CNT_REF就需要刷新一次数码管。本模块还使用了always块来描述计数器和位选信号的切换逻辑,以及段选信号的映射逻辑。在数码管的位选信号和段选信号被计算出来之后,assign块将其输出到sel和seg端口上,完成数字的显示。
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module seg( input wire clk , //100MHz input wire rst_n , //low valid input wire [9:0] data_in , //待显示数据 output reg [6:0] hex1 , // -共阳极,低电平有效 output reg [6:0] hex2 , // - output reg [6:0] hex3 // - ); //parameter define localparam NUM_0 = 8'b1100_0000, NUM_1 = 8'b1111_1001, NUM_2 = 8'b1010_0100, NUM_3 = 8'b1011_0000, NUM_4 = 8'b1001_1001, NUM_5 = 8'b1001_0010, NUM_6 = 8'b1000_0010, NUM_7 = 8'b1111_1000, NUM_8 = 8'b1000_0000, NUM_9 = 8'b1001_0000, NUM_A = 8'b1000_1000, NUM_B = 8'b1000_0011, NUM_C = 8'b1100_0110, NUM_D = 8'b1010_0001, NUM_E = 8'b1000_0110, NUM_F = 8'b1000_1110, ALL_LIGHT = 8'b0000_0000, LIT_OUT = 8'b1111_1111; //reg 、wire define reg [3:0] cm_hund ;//100cm reg [3:0] cm_ten ;//10cm reg [3:0] cm_unit ;//1cm always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cm_hund <= 'd0; cm_ten <= 'd0; cm_unit <= 'd0; end else begin cm_hund <= data_in / 10 ** 5; cm_ten <= data_in / 10 ** 4 % 10; cm_unit <= data_in / 10 ** 3 % 10; end end always @(posedge clk or negedge rst_n)begin if(!rst_n)begin hex1 <= ALL_LIGHT; hex2 <= ALL_LIGHT; hex3 <= ALL_LIGHT; end else begin hex1 <= hex_data(cm_unit); hex2 <= hex_data(cm_ten); hex3 <= hex_data(cm_hund); end end //always end function [6:0] hex_data; //函数不含时序逻辑相关 input [03:00] data_i;//至少一个输入 begin case(data_i) 'd0:hex_data = NUM_0; 'd1:hex_data = NUM_1; 'd2:hex_data = NUM_2; 'd3:hex_data = NUM_3; 'd4:hex_data = NUM_4; 'd5:hex_data = NUM_5; 'd6:hex_data = NUM_6; 'd7:hex_data = NUM_7; 'd8:hex_data = NUM_8; 'd9:hex_data = NUM_9; default:hex_data = ALL_LIGHT; endcase end endfunction endmodule

module seg( input wire clk , //100MHz input wire rst_n , //low valid input wire [9:0] data_in , //待显示数据 output reg [6:0] hex1 , // -共阳极,低电平有效 output reg [6:0] hex2 , // - output reg [6:0] hex3 // - ); //parameter define localparam NUM_0 = 8'b1100_0000, NUM_1 = 8'b1111_1001, NUM_2 = 8'b1010_0100, NUM_3 = 8'b1011_0000, NUM_4 = 8'b1001_1001, NUM_5 = 8'b1001_0010, NUM_6 = 8'b1000_0010, NUM_7 = 8'b1111_1000, NUM_8 = 8'b1000_0000, NUM_9 = 8'b1001_0000, NUM_A = 8'b1000_1000, NUM_B = 8'b1000_0011, NUM_C = 8'b1100_0110, NUM_D = 8'b1010_0001, NUM_E = 8'b1000_0110, NUM_F = 8'b1000_1110, ALL_LIGHT = 8'b0000_0000, LIT_OUT = 8'b1111_1111; //reg 、wire define reg [3:0] cm_hund ;//100cm reg [3:0] cm_ten ;//10cm reg [3:0] cm_unit ;//1cm always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cm_hund <= 'd0; cm_ten <= 'd0; cm_unit <= 'd0; end else begin cm_hund <= data_in / 10 ** 5; cm_ten <= data_in / 10 ** 4 % 10; cm_unit <= data_in / 10 ** 3 % 10; end end always @(posedge clk or negedge rst_n)begin if(!rst_n)begin hex1 <= ALL_LIGHT; hex2 <= ALL_LIGHT; hex3 <= ALL_LIGHT; end else begin hex1 <= hex_data(cm_unit); hex2 <= hex_data(cm_ten); hex3 <= hex_data(cm_hund); end end //always end function [6:0] hex_data; //函数不含时序逻辑相关 input [03:00] data_i;//至少一个输入 begin case(data_i) 'd0:hex_data = NUM_0; 'd1:hex_data = NUM_1; 'd2:hex_data = NUM_2; 'd3:hex_data = NUM_3; 'd4:hex_data = NUM_4; 'd5:hex_data = NUM_5; 'd6:hex_data = NUM_6; 'd7:hex_data = NUM_7; 'd8:hex_data = NUM_8; 'd9:hex_data = NUM_9; default:hex_data = ALL_LIGHT; endcase end endfunction endmodule

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多样性她- 事实上SCI NCES你的时间表ECOLEDO C Tora SC和NCESPOUR l’Ingén学习互动,互动学习以行动为中心的强化学习学会互动,互动学习,以行动为中心的强化学习计算机科学博士论文于2021年9月28日在Villeneuve d'Asq公开支持马修·瑟林评审团主席法布里斯·勒菲弗尔阿维尼翁大学教授论文指导奥利维尔·皮耶昆谷歌研究教授:智囊团论文联合主任菲利普·普雷教授,大学。里尔/CRISTAL/因里亚报告员奥利维耶·西格德索邦大学报告员卢多维奇·德诺耶教授,Facebook /索邦大学审查员越南圣迈IMT Atlantic高级讲师邀请弗洛里安·斯特鲁布博士,Deepmind对于那些及时看到自己错误的人...3谢谢你首先,我要感谢我的两位博士生导师Olivier和Philippe。奥利维尔,"站在巨人的肩膀上"这句话对你来说完全有意义了。从科学上讲,你知道在这篇论文的(许多)错误中,你是我可以依
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【OPPO手机工程模式终极指南】:掌握这些秘籍,故障排查不再难!

![【OPPO手机工程模式终极指南】:掌握这些秘籍,故障排查不再难!](https://i02.appmifile.com/mi-com-product/fly-birds/redmi-note-13/M/23e4e9fd45b41a172a59f811e3d1406d.png) # 摘要 OPPO手机工程模式是为高级用户和开发者设计的一组调试和诊断工具集,它能够帮助用户深入了解手机硬件信息、进行测试和故障诊断,并优化设备性能。本文将对OPPO工程模式进行系统性的介绍,包括如何进入和安全退出该模式,详述其中的基础与高级功能,并提供实用的故障诊断和排查技巧。同时,本文还将探讨如何利用工程模式对
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前端在json文件里写模板,可以换行 有空格现在在文本框的时候

前端在 JSON 文件中通常不会直接写模板,并且 JSON 格式本身是基于键值对的,不支持换行和空格的保留。JSON 是一种数据交换格式,它要求数据结构紧凑、易于解析。如果你需要在前端显示模板内容,推荐使用 JavaScript 的模板字符串 (Template literals) 或者 Handlebars、Mustache 等前端模板引擎。 当你想在文本框中显示 JSON 数据时,会先将 JSON 转换成 HTML 可渲染的内容。例如: ```javascript let jsonData = { "template": "这是一个<br>换行示例", "text": "这是文