verilog hdl 数字时钟的按24小时，准确技术，以数字形式显示时、分、秒

以下是一个基于 FPGA 的 Verilog HDL 数字时钟设计，将以数字形式显示时、分、秒：

module clock_display(
    input clk,
    input rst,
    output reg [3:0] hour_ones,
    output reg [1:0] hour_tens,
    output reg [3:0] minute_ones,
    output reg [1:0] minute_tens,
    output reg [3:0] second_ones,
    output reg [1:0] second_tens
);

reg [25:0] counter;
reg [3:0] hours;
reg [5:0] minutes;
reg [5:0] seconds;

always @ (posedge clk) begin
    if (rst) begin
        counter <= 0;
        hours <= 0;
        minutes <= 0;
        seconds <= 0;
    end else begin
        counter <= counter + 1;
        if (counter == 50000000) begin
            counter <= 0;
            seconds <= seconds + 1;
            if (seconds == 60) begin
                seconds <= 0;
                minutes <= minutes + 1;
                if (minutes == 60) begin
                    minutes <= 0;
                    hours <= hours + 1;
                    if (hours == 24) begin
                        hours <= 0;
                    end
                end
            end
        end
    end
end

assign second_ones = seconds % 10;
assign second_tens = seconds / 10;
assign minute_ones = minutes % 10;
assign minute_tens = minutes / 10;
assign hour_ones = hours % 10;
assign hour_tens = hours / 10;

endmodule

该代码使用一个时钟输入和一个复位输入，以及 6 个输出，包括两个 2 位数字来表示小时，两个 2 位数字来表示分钟，以及两个 2 位数字来表示秒。每当时钟上升沿出现时，一个计数器递增，当计数器达到 50,000,000 时，秒数递增。如果当前秒数达到 60，则重置秒数，并将分钟数递增。如果分钟数达到 60，则重置分钟数，并将小时数递增。如果小时数达到 24，则重置小时数。

时钟的数字显示是通过取模和除法操作来计算的。将秒数模 10 取余数得到秒数的个位数，将秒数除以 10 得到秒数的十位数。类似地，分和小时也是这样计算的。最后，将每个数字分配给其对应的输出端口。