Quartus II9.0版本VerilogHDL 简易数字时钟设计

以下是一个简易数字时钟的VerilogHDL代码示例：

module digital_clock(
    input clk,
    output reg [3:0] hour,
    output reg [5:0] minute,
    output reg [5:0] second
);

reg [3:0] hour_count = 0;
reg [5:0] minute_count = 0;
reg [5:0] second_count = 0;

always @(posedge clk) begin
    second_count <= second_count + 1;
    if (second_count == 60) begin
        second_count <= 0;
        minute_count <= minute_count + 1;
        if (minute_count == 60) begin
            minute_count <= 0;
            hour_count <= hour_count + 1;
            if (hour_count == 24) begin
                hour_count <= 0;
            end
        end
    end
end

assign second = second_count;
assign minute = minute_count;
assign hour = hour_count;

endmodule

该代码使用了三个输出端口来显示小时、分钟和秒钟。使用三个寄存器计算每个时刻的时间，并在时钟上升沿时更新它们。当秒数计数达到60时，它们将被重置为0，并递增到下一个分钟。同样的，当分钟计数达到60时，它们将被重置为0，并递增到下一个小时。当小时计数达到24时，它们将被重置为0。

你可以在Quartus II中打开文件并编译后生成相应的bit文件进行FPGA实现。