利用veriloghdl设计一个含分、秒且带数码管显示的数字跑表时钟。系统设计要求如下

数字跑表时钟可以使用VerilogHDL设计，以实现分、秒计时功能，并通过数码管显示时间。

系统设计要求如下：
1. 数码管驱动：使用VerilogHDL设计数字驱动电路，用于控制数码管显示时间。设计一个带有使能信号的数码管驱动模块，以便根据需要逐个显示分、秒的数字。通过使能信号，可以选择性地让数码管显示分或秒的数字。
2. 计时单元：设计一个带有时钟输入的计时单元，用于计算分、秒的时间。使用寄存器实现分、秒的计数器，每经过一秒，秒计数器加1，每经过60秒，分计数器加1。分、秒的计数器初始化为0，并在计时单元中进行递增和复位操作。
3. 时钟源：连接一个外部时钟源，用于提供稳定的时钟脉冲。时钟源的频率可以根据需求进行选择，一般选择为1Hz，即每秒产生一个脉冲。
4. 按钮输入：设计一个用于控制启动和停止计时的按钮输入。通过按钮输入信号，可以控制计时单元的启动和停止。

利用以上设计要求，可以将数码管驱动、计时单元、时钟源和按钮输入模块进行组合，以实现数字跑表时钟的设计。当按下启动按钮时，计时单元开始计时，并通过数码管显示时间；当再次按下按钮时，计时单元停止计时，并保持当前时间的显示。通过设计合适的VerilogHDL代码，可以实现数字跑表时钟的设计要求。